[include(틀:전자기학)]
[include(틀:전기전자공학)]
[include(틀:반도체 제조 공학)]

[목차]

== 개요 ==
>{{{+1 [[電]][[磁]][[氣]] [[放]][[電]] / electrostatic discharge}}}

[[전자기 유도]] 현상으로 발생한 유도 전력이 순간적으로 방전되는 현상을 뜻한다.

현대 수치학적 정의로 ESD는 단위 면적에 1∼10A의 전류가 10ns∼100ns 사이에 흘러나가는 현상을 의미한다. 이를 전압으로 변환하게 되면 단위 면적 (1um^^2^^)에 수백 ~ 수천 V의 전압이 가해지는 것과 동일하다.

ESD 현상으로 인한 전자제품의 피해는 전체 failure 현상 중 약 90%에 해당하며, 미국에서만 50억 달러의 피해를 입힌다는 내용이 흔히 알려져 있다.[[https://www.apfepoxy.com/blog-why-esd-control-flooring-is-essential-for-electronics-related-industries,-and-how-it-works|#]](2014년 기준)

이와 같은 피해는 ESD 방식이 [[비선형]] 동작이기 때문에 예측이 불가능하여 기준이 되는 해결 방법이 없기 때문에 발생한다.
== 역사 ==
현대 이전까지의 ESD는 그저 [[전자기 유도]] 된 [[기전력]]이 방전되는 현상에 불과하였다. 겨울철에 자동차 문을 열려고 하면 정전기가 튀어 살짝 따끔하거나 한 현상이 이에 해당한다.

그러나 현대에 이르러 반도체와 같은 미세 공정의 제품에서 ESD로 인한 피해가 발생하면서 이에 대한 연구가 활발히 진행되기 시작했다. 인간에게는 살짝 따끔한 정도의 현상이, 미세 소자인 반도체에게는 치명상이 되었기 때문이다.

== 시험 모델 종류 ==
ESD는 대전(帶電)의 대상에 따라 시험 모델(Test Model)이 분류된다. 현재까지는 크게 3가지로 나뉜다.
=== Human Body Model (HBM) ===
>"반도체"에 "인체"가 접근했을 때를 가정한 시험 모델.
인체, 특히 손가락이 반도체에 접근하였을 때를 기준으로 한다. 즉, 제조 공정에서의 ESD 현상을 시뮬레이션 하는 모델.
HBM 모델의 전압 범위는 250 V ~ 8000 V 이다.
=== Machine Model (MM) ===
>"반도체"에 "기계"가 접근했을 때를 가정한 시험 모델.
제조 공정 중 Probe Tip 등이 다른 장비나 금속 부분에 마찰하여 전하를 충전한 뒤에 반도체와 접근하는 상황을 기준으로 한다.  즉, 제조 공정에서의 ESD 현상을 시뮬레이션 하는 모델.
MM 모델의 전압 범위는 50 V ~ 400 V 이다.
=== Charged Device Model(CDM) ===
>"반도체"에 "공기 중의 전하"가 접근했을 때를 가정한 시험 모델.
반도체의 겉면 (PACKAGE 부분)에 전하가 충전된 후 반도체와 대전되는 상황을 기준으로 한다. 현재까지 CDM 모델의 대전 현상은 이론일뿐 구체적 예시를 통해 증명된 바 없다. 때문에 CDM 모델은 유일하게 제조 공정에서의 ESD 현상 외에도 일상 생활에서 반도체 기기가 동작하는 상황도 가정할 수 있다. 즉, 현대의 거의 모든 ESD 불량 현상과 가장 밀접한 모델로 취급되고 있다.
CDM 모델의 전압 범위는 200 V ~ 1000 V 이다.

== ESD Test ==
=== TEST 표준 ===
기본적으로 양산되는 모든 전자제품은 ESD 모델에 대한 국제 표준을 통과하고 있음을 증명해야 한다. 특히나 인간이 사용하기에 적합함을 증명하기 위해 특정 HBM Level 통과가 의무화되어 있다. 통과 기준이 되는 시험 레벨은 각 제품마다 상이하다.[[https://www.rra.go.kr/ko/reference/lawList_view.do?lw_seq=77|국립전파연구원 / 전자파적합성기준]] 

국제 표준은 IEC 61000-4-2 이지만 국내에서는 해당 국제 표준을 국내 기준에 맞게 변경한 KN 61000-4-2을 기준으로 하며,  KN 61000-4-2 에서 요구하는 성적서는 Lv2 (±4kV)와 Lv4 (±8kV). ±표시의 의미대로 정전압과 역전압을 다 통과해야한다. 시험레벨은 Lv1의 2kV부터 Lv4의 8kV 까지가 존재하며, [[https://www.rra.go.kr/ko/reference/lawList_view.do?lw_seq=95|국립전파연구원 / KN 61000-4-2 정전기방전 내성시험]]의 첨부파일 쪽번호 7페이지에 시험 레벨이 표시된다.

2021년 2월 8일 기존 KN 61000-4-2은 KS C 9610-4-2로 변경되었다.[[https://standard.go.kr/KSCI/standardIntro/getStandardSearchView.do?menuId=919&topMenuId=502&upperMenuId=503&ksNo=KSC9610-2-4&tmprKsNo=KS_C_NEW_2017_3499&reformNo=00|국가 표준 / e나라 표준인증 / KS C 9610-4-2]] 다만 변경되면서 V,,ESD,,는 "과도 전압"이라는 용어로 변경되었으며, 그 기준 또한 다소 애매해진 경향이 있다. 이는 쪽번호 21 [* 페이지 27] 의 B.4 부분에 명시되어 있듯, 100% 내성을 확보하는 일이 비경제적인 가설이라는 부분 때문으로 보인다.

=== TEST 방법 ===
국제 표준 통과를 위해서는 시험 기관[[https://www.qrtkr.com/html/ko/te_esd.asp|#]]에 의뢰를 하거나, 자체적으로 Test를 진행하는 방법이 있다. 자체적으로 진행하는 경우 TEST 회로를 구성한 뒤 ESD Surge를 Input으로 하였을 때 제품의 Output으로 출력되는 IV 곡선을 제출하면 된다.

이때 TEST 회로는 Latch-up TEST 회로와 동일하지만 ESD는 Transient Signal이기 때문에 Latch-up TEST 구성에서 조금 변형이 필요하다.[[https://www.embeddedcomputing.com/technology/analog-and-power/fundamentals-of-hbm-mm-and-cdm-tests|Latch-up TEST 회로도]]

||<table align=center><rowcolor=gray> '''MODEL''' || '''R'''  || '''L''' || '''C''' || '''V,,ESD,,''' ||
|| HBM || 1.5kΩ || 750nH || 100pF || >= 2kV ||
|| MM || 20Ω || 750nH || 200pF || >= 100 ~ 200V ||
|| CDM || 20Ω || 5nH || 2 ~ 10pF || >= 200 ~ 1kV ||
== ESD 방지 대책 ==
ESD 방지 대책 (ESD Protection Strategy)에는 여러 가지 방법이 존재한다. 대표적으로는 아래와 같다.
 * 회로 구성의 변경을 통해 Surge에 대한 내성(Robustness)를 확보한다. (Ex. Noise나 Leakage 대비용 회로를 좀 더 견고하게 구성, IO단에 방전 회로 추가)
 * ESD 방지 용도로 소자를 이용하여 ESD 발생 시에만 독립적으로 동작하는 보호 회로를 추가한다. (Ex. [[다이오드]], [[사이리스터]], Gate-grounded N-[[MOSFET]] (GGNMOS))
 * Packaging의 물질을 변경하는 등의 방법으로 전자기 유도 현상 자체를 원천 차단한다.

일반적으로는 3번 방법이 가장 많이 사용된다. 1번과 2번 방법을 이용하면 필수 Design Area 외에 추가 Area가 필요하므로 저면적 제품 제작에 어려움이 있기 때문이다.

== ESD 발생 시의 특이한 동작 방식 ==
ESD가 발생하는 경우, 방지용 회로/소자를 사용하든 하지 않든 IV 곡선이 S자를 그리는 특이한 동작 방식을 보이게 된다. 이는 ESD 현상이 굉장히 짧은 시간 안에 고전압이 인가되는 현상이기 때문에 시간에 따른 전류 변화가 급격하기 때문이다.

 * 1. Input단에 ESD Surge가 발생함
 * 2. 내부 회로에 인가되는 전압이 크게 상승함
 * 3. ESD급 고전압의 인가를 Detection 함에 따라 ESD 보호 회로/소자가 동작함
 * 4. '''ESD 보호 회로/소자 동작에 따라 인가된 고전압이 순식간에 떨어짐''' (IV 곡선이 S자가 됨)
 * 5. ESD Surge가 전체 회로의 최소 동작 전압만 남기고 방전됨
 * 6. ESD 보호 회로/소자 동작 이후에도 ESD Surge가 지속 인가되는 경우 최소 동작 전압에서부터 전압이 상승함

이러한 동작 방식을 [[https://en.wikipedia.org/wiki/Snapback_(electrical)|Snapback]] 방식이라고 한다. 흔히 Snapback Breakdown 방식으로 검색하면 내용을 확인할 수 있다.[* Snapback은 모자의 곡선을 의미하기도 하는데, 그래프의 형태가 이와 유사하여 지어졌다는 말이 있다.]


방지용 회로/소자를 사용하면 4번 동작의 속도 향상과 마지막 6번 동작의 내구성이 향상되는 효과를 볼 수 있다.
== 국제 표준 ==
 * JESD22 관련
  * JESD22 B110 “For Electrostatic Discharge Sensitivity Testing (HBM)”
  * JESD22-A115 “Electrostatic Discharge (ESD) Sensitivity Testing Machine Model (MM)”
  * JESD22-C101 “ Field-Induced Charged-Device Model Test Method for Electrostatic- Discharge-Withstand Thresholds of Microelectronic Components”
 * AEC-Q10x 관련
  * AEC-Q100-002 “Human Body Model Electrostatic Discharge Test”
  * AEC Q101-001 “Human Body Model Electrostatic Discharge Test”
  * AEC-Q100-003 “Machine Model Electrostatic Discharge Test”
  * AEC-Q101-002 “Machine Model (MM) Electrostatic Discharge (ESD)Test”
  * AEC-Q100-011 “Charged-Device Model (CDM) ) Electrostatic Discharge Test”
  * AEC-Q101-005 “Capacitive Discharge Model (CDM) Electrostatic Discharge Test”

== 여담 ==
 * 실제로는 대부분의 제품 제작 시 ESD 는 논외로 취급되는 경우가 많기에 마이너한 분야로 취급된다. 국제 표준이 존재함에도 피해 사례는 여전한 것이 그 증거라고 할 수 있다.

== 관련 문서 ==
 * [[물리학 관련 정보]]
 * [[자기장]]
 * [[전기장]]
 * [[로런츠 힘]]
[각주]
[[분류:전자기학]][[분류:전기]][[분류:전자공학]]